La cellule DRAM 4F² : comment la mémoire se réinvente à l’ère de l’IA

Comment ça marche

Une cellule DRAM se compose d’un seul transistor et d’un seul condensateur, la disposition brevetée par Robert Dennard pour IBM en 1968 [1]. Le condensateur est chargé à travers le transistor pour stocker le bit [1]. Pour le lire, la ligne de bit est d’abord portée à la moitié de la tension d’alimentation ; la ligne de mot ouvre ensuite le transistor et la charge se répartit sur la ligne de bit [2, 3]. La capacité de la ligne de bit vaut une dizaine de fois celle de la cellule : la ligne de bit ne bouge donc que de quelques pour cent de la tension d’alimentation [4]. Un amplificateur de lecture détecte ce faible écart et porte la ligne de bit à un niveau franc, ce qui recharge aussi le condensateur [3]. La lecture détruit la valeur stockée, et l’amplificateur la rétablit [1, 4].

Limites et questions ouvertes

La charge fuit : chaque cellule doit donc être réécrite périodiquement. L’intervalle est resté à 64 ms sur plusieurs générations de DRAM [2]. Une cellule plus petite doit encore retenir assez de charge pour être lue, et maintenir la capacité près de 25 fF par cellule devient plus difficile à mesure que les cellules rétrécissent [19].

Comment ça marche

Les cellules se trouvent aux croisements des lignes de mot et des lignes de bit. Sélectionner une ligne de mot ouvre toute une rangée, et un amplificateur de lecture sur chaque ligne de bit lit et rétablit chaque cellule de cette rangée [3]. Chaque amplificateur de lecture est une centaine de fois plus grand qu’une cellule ; les cellules sont donc regroupées en blocs, typiquement de 512 ou 1 024 lignes de côté, qui partagent une bande d’amplificateurs [3]. Les puces modernes utilisent la disposition à lignes de bit ouvertes [3], qui a rendu possible la cellule 6F² [5]. Autour de la matrice se trouvent les pilotes de lignes de mot, les décodeurs, et les rangées et colonnes de réserve qui remplacent celles qui sont défectueuses [9].

Limites et questions ouvertes

Ces circuits sont une charge fixe. Dans une DRAM courante, les amplificateurs de lecture occupent 8 % à 15 % de la puce et les pilotes locaux de lignes de mot 5 % à 10 % de plus [9]. Les concepteurs appellent efficacité de matrice la part de la puce occupée par les cellules, et s’efforcent de la garder élevée [9]. Une cellule plus dense rapproche aussi les lignes de bit, et la modélisation des matrices 4F² désigne le couplage entre lignes de bit voisines comme un problème de premier ordre [18].

Comment ça marche

F est le plus petit motif qu’utilise un dessin, et la surface d’une cellule s’exprime en multiples de F² [5]. Les cellules antérieures occupaient 8F² [17] ; une disposition à lignes de bit ouvertes et repliées, proposée en 1994, a ramené la cellule à 6F² [5]. Avec sa ligne de mot enterrée sous la surface du silicium, la cellule 6F² a porté la DRAM de 46 nm aux générations actuelles de la classe 10 nm [6, 15]. Une cellule 4F² mesure 2F sur 2F [39], ce que la feuille de route de l’industrie désigne comme la limite pratique d’une cellule à un transistor et un condensateur [8]. Passer de 6 à 4 retire un tiers de la surface : 1,5 fois plus de cellules tiennent donc dans la même matrice. Une première conception 4F² de Samsung estimait à environ 30 % le gain en puces brutes par tranche par rapport à la 6F² [17].

Limites et questions ouvertes

Le facteur 1,5× ne vaut que pour la matrice. Tout ce qui l’entoure demeure : le gain pour une puce entière dépend donc de la part de la puce occupée par la matrice [9]. La presse spécialisée, à propos de l’annonce de CXMT, a situé le gain de densité attendu entre 30 % et 50 %, et relevé que les premiers produits pourraient n’adopter la 4F² qu’en partie [37].

Comment ça marche

Dans la cellule 6F² actuelle, le transistor est un dispositif à ailette en selle dont la ligne de mot est enterrée sous la surface [7, 6]. Sa source et son drain restent côte à côte, ce qui coûte de la surface. Une cellule 4F² dresse le canal en pilier, la ligne de bit étant enterrée dessous et le condensateur posé dessus [10]. La grille peut alors entourer le canal. L’article de CXMT de 2023 décrit un transistor vertical sans jonction, à grille enrobante, avec un rapport de courants passant/bloqué supérieur à 10⁹ et une pente sous le seuil de 62,5 mV par décade [10], et un article associé une matrice de 8 Gb à 198 Mbit/mm² [11]. Une capacité de ligne de bit plus faible figure parmi les avantages avancés pour la cellule verticale [10].

Qui a publié

Samsung a publié une cellule en silicium dont la grille arrière est partagée entre cellules voisines [12], et un transistor vertical à canal d’oxyde qui peut être construit au-dessus des circuits périphériques [13]. SK hynix a montré une matrice 4F² à grille verticale intégrée au-dessus de sa périphérie [14]. Kioxia et Nanya ont démontré une matrice de 275 Mbit dont le transistor à canal d’oxyde est construit au-dessus du condensateur [16]. CXMT a présenté en octobre 2026 un transistor vertical à grille enrobante comme la base de sa plateforme 4F² [37, 38].

Limites et questions ouvertes

La ligne de bit enterrée est plus difficile à former que dans une cellule classique [10]. Les structures de silicium hautes et fines fléchissent et penchent pendant la fabrication [12]. Des lignes de bit très rapprochées se couplent entre elles [18]. Ce sont les problèmes que les articles publiés cherchent à résoudre ; aucun ne rapporte de rendement de produit.

Comment ça marche

La multiplication de pas par espaceurs dépose un film mince sur les flancs des lignes imprimées, retire les lignes et conserve le film : deux lignes là où il y en avait une, à la moitié du pas [22]. L’opération répétée donne un quart du pas imprimé [22]. CXMT a formé les piliers de son transistor vertical en appliquant deux fois le double motif, à angle droit [10], et déclare que sa plateforme de cinquième génération atteint un demi-pas de 11,95 nm par quadruple motif [36]. Samsung a fabriqué sa DRAM 20 nm sans lithographie en ultraviolet extrême [20] et, à 14 nm, a employé cinq couches en ultraviolet extrême, réduisant d’environ 20 % le nombre d’étapes [21].

Limites et questions ouvertes

Les lignes obtenues ainsi ne sont jamais imprimées directement. Leur espacement dépend de la largeur de chaque ligne imprimée et de chaque film, et un espacement inégal en est une conséquence connue [22]. Chaque passe de motif supplémentaire ajoute aussi des étapes, ce que réduit la lithographie en ultraviolet extrême [21].

Comment ça marche

L’emprise d’un condensateur rétrécit avec la cellule : il grandit donc en hauteur. Les cellules modernes emploient des condensateurs hauts, à fort rapport d’aspect, avec un diélectrique zircone, alumine, zircone entre des électrodes en nitrure de titane [19]. La feuille de route prévoit que la forme passe du cylindre au pilier [8]. La génération 20 nm de Samsung a gagné 21 % de capacité à taille de cellule égale grâce à une disposition en nid d’abeilles [20]. CXMT déclare un rapport d’aspect de condensateur de 45:1 pour sa plateforme de cinquième génération [36]. Le second levier consiste à ne plus consacrer de surface de puce à la logique : fabriquer la matrice de cellules sur une tranche et les circuits périphériques sur une autre, puis les coller, comme cela se fait déjà pour la flash NAND 3D [23]. SK hynix a démontré une matrice 4F² collée au-dessus de sa périphérie [14], et Samsung a montré la même idée pour la cellule 6F² actuelle [24].

Limites et questions ouvertes

Les structures hautes et étroites sont sensibles à leur profil de gravure, qui modifie à la fois les fuites et la capacité [19]. Le collage ajoute des étapes d’alignement et de contact entre tranches [14]. Samsung a aussi publié une autre voie, qui construit des transistors à oxyde au-dessus de la périphérie sans aucun collage [13]. La voie retenue pour un produit donné, c’est à son fabricant de la dire ; la presse a relevé, à propos de l’annonce de CXMT, qu’aucune spécification n’avait été divulguée [38].

Comment ça marche

Un serveur d’IA emploie plusieurs mémoires. La SRAM, à l’intérieur des puces, est la plus rapide mais demande six transistors par bit : elle retient donc bien moins de bits par surface que la DRAM [34]. La flash NAND conserve les données hors tension et les stocke sous forme d’électrons piégés, une cellule d’une tout autre nature [34, 35]. La DRAM est la mémoire de travail, sous deux formes. Des composants DDR5 de 8 Gb à 32 Gb sont assemblés en barrettes pour le processeur [28]. La mémoire à large bande passante empile des puces DRAM et les couple étroitement à l’accélérateur [29] ; la norme HBM4 admet des piles de 4 à 16 puces, avec une interface de 2 048 bits et jusqu’à 2 To/s [30]. Pour servir de grands modèles, le goulet d’étranglement est de plus en plus la bande passante mémoire plutôt que le calcul [31], et la mémoire que demande chaque requête limite le nombre de requêtes traitées ensemble [32].

Limites et questions ouvertes

Le calcul progresse plus vite que la mémoire : environ 3,0× tous les deux ans pour la puissance de pointe des serveurs, contre 1,6× pour la bande passante de la DRAM [31]. Une cellule plus dense ajoute de la capacité. Elle ne comble pas cet écart.

Comment ça marche

Dans une cellule 4F², le transistor est vertical, mais la matrice reste une seule couche de cellules. La DRAM 3D est une autre étape : les condensateurs sont couchés à l’horizontale et des couches entières de cellules sont empilées [27], si bien que la densité croît avec le nombre de couches plutôt qu’avec une emprise réduite [25]. SK hynix a démontré une puce complète à cinq couches empilées [26], et Samsung une structure à 16 couches [27]. La feuille de route ne voit pas de voie claire pour poursuivre la miniaturisation au-delà de la cellule planaire [8], ce qui explique que les deux voies soient explorées.

Qui a publié

Samsung appelle sa version DRAM empilée verticalement [25, 27]. SK hynix construit ses couches à partir de films sacrificiels de silicium et de silicium-germanium, et relie la pile à sa logique par collage hybride de tranches [26].

Limites et questions ouvertes

Les articles cités ici rapportent des démonstrations, pas des produits [26, 27].